Technology Brief - Technology Brief 01
반도체 패키지 기술의 핵심,
3D SiP Via filling 기술
최근 반도체 패키지 기술은 메모리, 시스템 LSI 반도체의 미세화 및 고성능화를 달성하기 위해서는 반드시 극복해야 할 핵심기술이 되고 있다.
그것은 반도체가 미세화되면서 전기적인 배선 지연효과와 같은 문제가 발생하고, 또 Customized Integration으로 다양하고 복잡한기능을 요구하는 SOC 기술을 현실적으로 가능하게 하기 위해서는 SIP(System In Package)가 핵심적인 제품의 역할을 하여야 하기 때문이다.
이를 위해 3D 패키지 기술이 등장하게 되었고, 이 기술이 궁극적인 해결책이 될 것이라 전문가들은 예상하고 있다.
3D 패키지 기술의 핵심은 3D 적층구조를 위한 관통 비아(Through Silicon Via : TSV) 기술이며, 기존의 Wire Bonding에서 벗어나 향후 그 수요가 급증할 것으로 예측되고 있다.
3D TSV에서 Via는 전도성이 우수한 구리로 채우고 있다.
Via를 형성하고 채우는 주요기술은, Via 형성기술, Barrier/Seed Layer 형성기술, 도금법을 이용한 구리 Via 형성기술, Thinning 및 Bonding 기술 등이며, 이들 중 전도성 Via 형성부터 Via를 구리로 채우는 공정이 핵심으로, 전체 공정의 40%를 차지하고 있다.
Via의 형성공정은 다음과 같다. 먼저 반응성 이온에칭 기술(Deep Reactive Ion Etching)을 이용하여 실리콘에 Via를 형성한 후 Via 내부의 Low-K 물질의 확산방지층(Barrier)과 전기도금의 도전층(Seed Layer)을 형성한다.
최종적으로 Via에 Barrier와 Seed Layer를 형성한 다음, Via 내부에 구리를 채워 넣는다.
Via Filling시 형성된 결함은 불량을 발생시킬 수 있으므로 Void가 생기지 않도록 Via Filling을 해야 한다.
Via Filling 방법으로 Sputtering, CVD, 전기도금법 등 여러 가지가 있으나, 전기도금법이 Void를 피하면서도 높은 증착속도를 얻는 데 가장 효과적이라 알려져 있다.
그러나 이 방법에도 해결해야 할 과제가 많다. 일반 구리도금액을 사용하거나 DC 전원을 사용하면, Via의 입구가 바닥보다 도금이 빨리 되어 입구가 막히게 된다.
이를 해결하기 위하여 도금액에 첨가제를 사용하는데, 이것은 Cu 금속 배선에 사용되는 방법을 원용한 것이다.
억제제와 촉진제가 동시에 도금액 중에 존재할 때 억제제가 많이 분포하는 입구에서는 도금 속도가 느려지고, 촉진제가 많이 존재하는 바닥에서는 도금속도가 빨라져 Cu가 바닥에서부터 차오르게하는 원리를 이용한다.
Via 내부에 결함을 제거하는 방법으로 ‘Superfilling’ 이라고 불린다.
첨가제의 배합과 양에 따라 Filling되는 양상이 달라지고, 같은 조성의 도금액을 크기가 다른 Via에 사용할 수 없으므로, Via 크기와 Aspect Ratio가 달라질 때마다 최적화를 시켜주어야 한다.
또한, 도금액에 첨가제를 넣는 것과 함께 펄스 전원을 이용하기도 한다.
Via 크기에 따른 전류밀도, 전류인가 방식과 첨가제에 대한 연구는 전 세계적으로 경쟁적으로 진행되고 있으며, 반도체 강국인 우리나라도 여러 연구기관에서 정부지원하에 수행되고 있다.
이재호
홍익대 신소재공학과 교수